FPQD | MPC8572E implementation |
This course covers PowerQUICC III MPC8572E dual core device
Objectives
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- Experience of a 32 bit processor or DSP is mandatory.
- The knowledge of the following interconnect standards may be required:
- RapidIO see our course reference cours IC5 - RapidIO 3.0
- PCI Express, see our course reference cours IC4 - PCI Express 3.0
- Gigabit Ethernet, see our course reference cours N1 - Ethernet and switching
- Cours théorique
- Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
- Cours dispensé via le système de visioconférence Teams (si à distance)
- Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
- Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
- Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
- En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
- En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
- Internal data flows, OCEAN switch fabric, packet reordering
- Implementation examples
- Address map, ATMU, OCEAN configuration
- Local vs external address spaces, inbound and outbound address decoding
- Dual-issue superscalar control
- Dynamic branch prediction
- Execution timing
- Load store unit
- The LMQ
- Store miss merging and store gathering
- Memory access ordering
- Thread vs process
- The first level MMU and the second level MMU
- Snooping of TLBs
- TLB software reload
- Process protection, variable number of PID registers and sharing
- 36-bit real addressing
- The L1 caches
- Cache coherency
- Level 2 cache
- Stashing mechanism
- Differences between the new Book E architecture and the classic PowerPC architecture
- Signal Processing APU (SPU)
- PowerPC EABI : sections
- Book E exception handling
- Critical versus non critical
- Handler table
- Core timers
- Performance monitoring
- JTAG emulation
- Watchpoint logic
- Platform clock
- Power-on reset sequence
- Power-on reset configuration
- Boot page translation
- DDR2 and DDR3 Jedec specification
- On-Die termination
- Calibration mechanism
- Mode registers initialization, bank selection and precharge
- ECC error correction
- Address decode
- Timing parameters programming
- Multiplexed or non-multiplexed address and data buses
- Dynamic bus sizing
- GPCM, UPMs
- NAND flash controller
- RapidIO port
- Message Unit
- Programming inbound and outbound ATMUs
- Hot-swap support
- Error handling
- Modes of operation, Root Complex / Endpoint
- Transaction ordering rules
- Programming inbound and outbound ATMUs
- Configuration, initialization
- Mixed mode vs pass-through mode
- Interrupt sources
- Understanding interrupt masking
- Interprocessor interrupts
- Nesting implementation
- Priority between the 4 channels
- Scatter / gathering
- Selectable hardware enforced coherency
- Ability to start DMA from external 3-pin interface
- Objective of this unit
- Updating the pattern database
- Detecting patterns across packet boundaries
- Deflate engine
- Exact match vs Longest prefix match
- Utilization in IPv6
- How software interact with the TLU unit
- Event counting
- Threshold events
- Watchpoint facility
- Trace buffer
- Address recognition, pattern matching
- Buffer descriptors management
- Physical interfaces : GMII, MII, TBI or RGMII
- Layer 2 acceleration accept or reject on address or pattern match
- Direct queuing of four flows
- Management of VLAN tags and priority
- Quality of service
- IEEE1588 compliant time-stamping
- FIFO mode
- 10/100 Fast Ethernet Controller
- Buffer management
- MII interface
- Overview of the encryption mechanism
- Introduction to DES and 3DES algorithms
- Data packet descriptors
- Crypto channels
- XOR acceleration
- Description of the NS16552 compliant Uarts
- Flow control signal management
- FIFO mode
- I2C protocol fundamentals
- Transmit and receive sequence
- GPIO configuration