Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
SoC architecture
Fixed memory map
Local vs external address spaces, inbound and outbound address decoding
CCI-400, Cache Coherent switch fabric
AMBA 4 snoop request transport
Snoop connectivity and control
Ensuring data coherency of I/O streams through ACE-Lite ports
System MMU
Programming the TrustZone firewall
OCRAM controller
QoS tuning
Cortex-A7 architecture
64-Byte cacheline size, integrated L2 cache
VFPv4 and SIMDv2
Instruction pipeline
TrustZone conceptual view
Secure to non secure permitted transitions
L1 and L2 secure state indicators, memory partitioning
System security, Central Security Unit
Secure Non Volatile Storage
V7-A exception mechanism
GICv2
Need to introduce support for a second stage of translation as part of the Virtualization Extensions
New 3-level system
Hypervisor-level address translation
Level-1 table descriptor format
Level-2 table descriptor format
Attribute and Permission fields in the translation tables
Complete set of cache allocation hints
Handling of the ASID in the LPAE
Cache organization, 2-way instruction cache, 4-way data cache
Pseudo random replacement algorithm
Speculative accesses
Hit Under Miss, Miss under Miss
Detailing cache maintenance operations
L2 Cache
Read allocate mode
ACE master interface
By means of sequences involving a multi-core Cortex-A7 and external masters, understanding how snoop requests can be used to maintain coherency of data between caches and memory
Clock subsystem block diagram
Reference clock for SerDes protocols
Voltage configuration selection
Power-on reset sequence, detailing Reset Configuration Words
Power-on reset configuration
Pre-Boot Loader, required format of data structure consumed by PBL
Boot from parallel flash: NOR and NAND
Boot from serial flash: eSDHC and QuadSPI
Watchdog timer
Objectives of trust architecture
Internal boot ROM, secure boot sequence
Security fuse processor
Code signing
External tamper detection
Run time integrity checker
Key revocation
Software-controlled power management states
Core power management, doze and nap states
Device power management, sleep and deep-sleep states
Wake-up sources
Interfaces from 1.25 to 6 Gbps
External Signals Description
SerDes Lane Assignments and Multiplexing
SerDes clocking
DDR3L and DDR4 Jedec specification
DDR4 new features: Pseudo Open Drain termination, bank groups
Calibration mechanism
Command truth table
Hardware interface
Bank activation, read, write and precharge timing diagrams, page mode
ECC error correction
Freescale DDR 3/4 controller
Initial configuration following Power-on-Reset
Functional muxing of pins between NAND, NOR, and GPCM
Normal GPCM FSM
Flexible timing control
NOR flash FSM
Generic ASIC FSM
NAND flash FSM
ONFI-2.2 asynchronous interface
ECC generation/checking
SLC and MLC Flash devices support with configurable page sizes
Internal SRAM of 9 KByte
4-lane PCI Express interface
Modes of operation, Root Complex / Endpoint
Transaction ordering rules
Programming inbound and outbound ATMUs
MSI management
Configuration, initialization
External signal description
Interface to one single or two external serial flash devices
Programmable sequence engine
AHB buffers, Look Up Table
Memory mapped read access to connected flash devices
Flash programming
eDMA
qDMA
SATA basics
Electrical specification
AHCI command layerStandard ATA master-only emulation
Command list structure
Interrupt coalescing
FIS-based switching
Introduction to DES, 3DES and AES algorithms
Job descriptor parsing
Sharing descriptors
Data movement, FIFOs
Scatter / gather DMA
Selecting the authentication / cryptographic algorithm
Export and Import of cryptographic Blobs
Public Key Hardware Accelerator (PKHA)
SNOW 3G Accelerator
Data Encryption Standard Accelerator (DES)
Cyclic Redundancy Check Accelerator (CRCA)
Message Digest Hardware Accelerator (MDHA)
Elliptic Curve Cryptographic Functions
Ethernet Controllers
802.3 specification fundamentals
Address recognition, pattern matching
Physical interfaces
Layer 2 acceleration accept or reject on address or pattern match
Management of VLAN tags and priority, VLAN insertion and deletion
Quality of service, managing several transmit and receive queues
TCP/IP offload engine, filer programming
IEEE1588 compliant time-stamping
Interrupt coalescing
UARTs
I2C
SPI
FlexCAN controllers
Introduction to MMC and SD card
Storing and executing commands targeting the external card
Multi-block transfers
Read transfer sequence
Write transfer sequence
USB 2.0 controller
USB 3.0 controller
Display interface unit
SSI interfaces
Asynchronous Sample Rate Converter
SPDIF receiver / transmitter
16-bit timer modes, up-counter, down-counter,
Input capture
Output compare
PWM
Communication between Host ARM CPU and QE RISC CPU, utilization of Command Register
Mapping of integrated resources
Priority management, understanding the priority table
Managing the priority within priority groups and between priority groups
Steering the interrupt source to either Low priority or High priority input of the platform PIC
Serial DMA
NMSI vs TDM
Enabling connections to TSA or NMSI
CMX registers
Utilization of Buffer Descriptors
Chaining descriptors into rings
Interrupt management
Handling UCC interrupts
Initialization sequence
Defining Tx- and Rx-FIFO thresholds
HDLC frame description
Flow control
Host commands
Transparent data encapsulation, frame sync and frame CRC
Flow control
Host commands
Connecting TDM lines
Parameterizing the timings related to Rx/Tx clock, sync and data signals
Clarifying the various tables that must be implemented in MURAM
Connecting time-slots to logical channels through Rx/Tx routing tables
Implementing Rx/Tx channel buffers
Interrupt management, benefits of interrupt queues
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 18 octobre 2022