RR3ARM Cortex-R52/R52+ Implementation and software design
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Objectives
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- Basic knowledge of ARM architecture
- Familiarity with embedded systems
- Experience in assembler programming (optional)
- Software developers working with ARM architecture
- System architects
- Embedded systems engineers
- Cours théorique
- Support de cours imprimé et au format PDF (en anglais).
- Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique.
- Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
- Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
- En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
- En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
- Core registers
- Exception model
- Instruction sets
- Memory model
- Virtualization
- Overview
- Memory System
- TCM Memory
- Level-1 caches
- Direct access to internal memory
- AXIM interface
- Low-latency peripheral port
- Flash interface
- AXIS interface
- Error detection and handling
- Safety and Configurable options
- DCLS
- Spin-lock
- Pipeline
- Instruction execution
- Conditional instructions
- Flag-setting instructions
- Timings
- Instructions cycle timings
- Base instructions cycle timings
- Pipeline Behavior
- Skewing
- Dual-issuing
- Load / Store
- Division and square root
- Floating-point and Advanced SIMD Multiply accumulate instructions
- Instructions with exceptional behavior
- A32 and T32 instructions
- Exception state
- Exception levels
- Reset state in ARMv8-R
- Interrupt
- Controller
- Handling
- Virtualization
- Cache
- Cache basics: organization, replacement algorithm, write policies
- Cache organization
- Write with allocate policy
- Understanding transient cache line load / store: linefill buffers, eviction buffer
- Cache maintenance operations
- TCM
- Tightly Coupled Memories, address decoding
- ITCM and DTCM configuration
- Accessing the TCMs from the AXI slave interface
- ECC protection, TCM internal error detection and correction
- Preloading TCMs with ECC
- Using TCMs from reset
- Memory ordering
- Memory Barriers
- Shared Resource management
- Memory protection overview
- MPU regions
- Virtualization support
- Introduction
- Fundamentals
- Configuring the GIC (SPI, PPI, SGI …)
- Handling Interrupts
- Configuring LPIs
- Virtualization
- Introduction to virtualization
- Basic concepts
- Virtual interrupts
- Trapping exceptions
- Trapping instructions and register access
- PMSA (MPU)
- Virtual timers
- Virtual machine IDs
- Backup registers
- Examples of virtualization
- Guest OS switcher
- OS monitor
- Virtual interrupts
- Inter-Processor Interrupts
- Cluster ID
- Exclusive access monitor, implementing Boolean semaphores
- Global monitor
- Spin-lock implementation
- Using events
- Event interface
- Counters
- Authentication signals and PMU behavior
- Debug overview (External debug, self-hosted debug …)
- Cross trigger
- Embedded Trace Macrocell (ETM)
Plus d'information
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.
Dernière mise à jour du plan de cours : 1 septembre 2024
L'inscription à nos formations est soumise à nos Conditions Générales de Vente