FM3 eTPU programming

This course covers eTPU code generation and simulation

Objectives
  • The course explains the CPU-like TPU architecture.
  • CPU-to-TPU interface is detailed.
  • The course highligths all channel operation modes.
  • The course focuses on various fields of the instructions enabling concurrency.
  • The scheduler priority algorithm is detailed in order to estimate the worst case latency for channel service.
  • Micro-coding and debugging an application composed of several states is explained through practical examples.

  • This course has been delivered several times to companies developing automotive systems.
A lot of programming examples have been developed by ACSYS to explain the eTPU operation.
•  They have been developed with Ashware tools.
A more detailed course description is available on request at training@ac6-training.com
  • Basic knowledge about microprocessor architecture, hardware timer and assembler instructions and directives.
  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • Locating the TPU in different components proposed by NXP
  • Objectives of a such approach
  • Quick presentation of standard functions
  • The various modules and interactions between them
  • Micro-engine
  • Ram
  • Host interface
  • Rom
  • Channel
  • Scheduler
  • Features
  • Block diagram
  • State at Reset
  • Configuring a channel
  • Transition event
  • Match event
  • Full default modes study
  • Channel link
  • Mapping
  • The addressing modes
  • Timing
  • Coherency
  • Sources of service requests
  • Requests hierarchy
  • Preemptivity
  • State selection
  • VLIW machine
  • Instruction format
  • Registers list
  • Execution unit hardware
  • Code condition latch
  • Channel selection
  • Loop
  • Arithmetic instructions
  • Multiply and Mac instructions
  • Pipeline
  • Branch chart
  • Conditional branches
  • Flush pipe or not
  • Repeat capabilities
  • Call and return instructions
  • Entry table chart
  • Scheduler behavior, inner channel priority management
  • Entry directive
  • Entry points general format
  • Sources of service request
  • Service requests priority
  • Selected state address generation
  • Priority scheme
  • Threads switch timing
  • Taking into consideration other requests
  • Access concurrency delay
  • This part may be tailored to customers needs during on-site trainings.
  • For instance developing a UART function with parity generation / checking can be used to understand all the previous topics.