Printed training material is given to attendees during training.
Precise and easy to use, it can be used as a reference afterwards.
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
States and modes
Benefit of register banking
Exception mechanism
Instruction sets
Purpose of CP15
Block diagram
Slave and master AXI ports
Highlighting the new features with regard to Cortex-R4/R5
ARMv7-R architecture
Operating modes
Supported instruction sets
Program Status register
Exceptions
System control coprocessor
Configurable options
Implementing two CPUs
Cache coherency using the SCU
Accelerated Coherency Port
Redundant CPU vs Dual CPU
Split/Lock configuration
Hardware coherency
SCU implementation
The MESI and MOESI protocols
ACP interface, providing hardware coherency for DMA accesses
PMU related events
Prefetch unit
Studying how instructions are processed step by step
Instruction cycle timings and interlock behavior
Dynamic branch prediction mechanism: global history buffer
Guidelines for optimal performance
Data Processing Unit
Multiple issuing
Global History Buffer
Return stack
Instruction Memory Barrier
Prefetch queue flush
PMU related events
Memory types, restriction regarding load / store multiple
Device and normal memory ordering
Memory type access restrictions
Access order
Memory barriers, self-modifying code
Memory protection overview, ARM v7 PMSA
Default memory map
Cortex-R7 MPU and bus faults
Fault status and address registers
Region overview, memory type and access control, sub-regions
ECC protection, TCM internal error detection and correction
Preloading TCMs with ECC
Using TCMs from reset
Store buffer, merging data
L1 caches software read for debug purposes
PMU related events
Event counting
Selecting the event to be counted for the 3 counters
Related interrupts
Debugging a multi-core system with the assistance of the PMU
Use of the event bus and counters
Topology: direct connection, multi-master, multi-layer
Separate address/control and data phases
AXI channels, channel handshake
Support for unaligned data transfers
Transaction ordering, out of order transaction completion
Read and write burst timing diagrams
ECC management
Write merging example
Sideband signals
Second-level address decoding
Pinout
Read timing diagram
Write timing diagram
APB3.0 new features
AXI Master interfaces
Main interface attributes
Optional second master interface
Identifying virtual masters
AXI Peripheral interface
Peripheral interfaces port attributes
Identifiers for AXI peripheral port accesses
Optional ACP port
AXI slave interface
Slave interface attributes
Enabling or disabling AXI slave accesses
Slave APB debug interface
Clock domains
Reset domains, power-on reset and debug reset
Power control, dynamic power management
Separate debug and core power domains
Clock gating
Maintaining caches and TCM powered while turning off the pipeline: dormant mode
Power mode interaction with ACP
Wait For Interrupt architecture
Debugging the processor while powered down
Voltage domains
Run mode, standby mode, dormant mode
Studying the sequence required to enter and exit dormant mode
Communication to the power management controller
Standby and wait for event signals, implementation in a multi-core system
Benefits of CoreSight
Invasive debug, non-invasive debug
APBv3 debug interface
Connection to the Debug Access Port
Debug facilities offered by Cortex-R7
Process related breakpoint and watchpoint
Program counter sampling
Event catching
Debug Communication Channel
ETM interface, connection to funnel
Debugging while the processor is in shutdown or dormant mode
Debug registers description
Miscellaneous debug signals
Cross-Trigger Interface, debugging a multi-core SoC
Debugging systems with energy management capabilities
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 8 novembre 2016