Printed training material is given to attendees during training.
Precise and easy to use, it can be used as a reference afterwards.
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
States and modes
Benefit of register banking
Exception mechanism
Instruction sets
Purpose of CP15
Block diagram
Slave and master AXI ports
Highlighting the new features with regard to Cortex-R4/R5
ARMv7-R architecture
Operating modes
Supported instruction sets
Program Status register
Exceptions
System control coprocessor
Configurable options
Implementing two CPUs
Cache coherency using the SCU
Accelerated Coherency Port
Redundant CPU vs Dual CPU
Split/Lock configuration
Hardware coherency
SCU implementation
The MESI and MOESI protocols
ACP interface, providing hardware coherency for DMA accesses
PMU related events
Prefetch unit
Studying how instructions are processed step by step
Instruction cycle timings and interlock behavior
Dynamic branch prediction mechanism: global history buffer
Guidelines for optimal performance
Data Processing Unit
Multiple issuing
Global History Buffer
Return stack
Instruction Memory Barrier
Prefetch queue flush
PMU related events
Memory types, restriction regarding load / store multiple
Device and normal memory ordering
Memory type access restrictions
Access order
Memory barriers, self-modifying code
Memory protection overview, ARM v7 PMSA
Default memory map
Cortex-R7 MPU and bus faults
Fault status and address registers
Region overview, memory type and access control, sub-regions